インターネットや携帯電話の急速な普及により高精細画像や動画などのデータ通信が飛躍的に増大し、そのデータ通信を支える通信ネットワーク（光伝送システム）は常に大容量化・高速化が求められています。このような背景のもと、装置コストの低減およびスループット拡大のため次世代の40ギガビット光伝送システムはその早期実現が期待されています。40ギガビット光伝送システム上で伝送情報を処理するLSIのインターフェイス速度は、次世代でも2.5ギガビットと想定されています。このため光ファイバで伝送される40ギガビットの高速信号を、2.5ギガビットの低速信号に速度変換するための多重・分離LSIが必要不可欠となっています。

　日立はこのようなニーズに対応すべく、「フルレートクロック動作40ギガビット16多重・分離LSI」の開発に成功しました。

具体的特長は下記の通りです。
（１） フルレートクロック動作
　実際のシステムでは光部品などで発生する雑音、光ファイバ内での波形ひずみ、温度や電源電圧などのLSI動作環境変動にかかわらず伝送品質を保持する必要があります。このため、データの送信側では良好な40ギガビットの出力波形を送出することが、受信側では雑音耐性を確保することが肝要となります。多重・分離LSIは40ギガビットで動作する部分に信号速度と同じ周波数をもつ40ギガヘルツのクロックを用いることでクロック波形変動による動作タイミングずれを低減することができ、20ギガヘルツのクロックを用いたハーフレート動作方式に比べて高い伝送品質を実現できます。しかし、フルレートクロック動作には高いデバイス性能が必要とされるため、40ギガヘルツで動作するクロック回路を実現することは困難でした。このたび、最先端の0.18ミクロンSiGe BiCMOSデバイス(*2)を用いた新たなクロック生成・抽出回路を考案し、フルレートクロック動作に成功しました。

（２） 低電力で占有面積の小さい次世代インターフェイスSFI-5
　多重・分離LSIにより速度変換された16チャネル2.5ギガビットの低速信号側のインターフェイスには次世代規格SFI-5(*3)が採用されます。このインターフェイスはLSI間での信号到達時間の揺らぎや信号に加わる雑音にかかわらず、安定して信号を伝達するための機能が規定されています。この機能を実現する回路を多重・分離LSIに内蔵するためには、この回路の消費電力と面積を低減する必要がありました。このたび、従来のアナログ方式にくらべて格段に低消費電力・小面積のフルデジタルCMOSデータ再生回路と、チャネル間スキュー補償回路(*4)を新規考案しました。この２つの回路を組み合わせることで、次世代インターフェースSFI-5を実現しました。

　なお、日立は本開発の技術的詳細を2月9日から米国サンフランシスコで開催する半導体回路に関する国際会議「2003 International Solid-State Circuits Conference」において発表しました。