日立製作所中央研究所（所長：西野壽一）は、このたび、次世代の高性能デバイスとして期待されるマルチプロセッサ（マイクロプロセッサを複数個集積したもの）の消費電力を大幅に低減する新回路技術「自律分散型ユニバーサルコントロール技術」の開発に成功しました。本回路を、試作チップに適用した評価結果から、マルチプロセッサの消費電力1/3、設計期間1/10、性能テスト時間1/10となることがわかりました。マルチプロセッサの設計やテストに負担をかけずに、処理速度/電力比を最大にする技術です。

　ＰＣの頭脳であるマイクロプロセッサに代表されるシステムLSIは、微細化と高集積化によって複雑な機能を一チップに集約し、性能向上を達成しています。さらに次の世代では、マイクロプロセッサを一チップ上に複数個集積し飛躍的な性能向上を行う"チップ・マルチプロセッサ技術"が検討されています。このようにチップの集積度がますます高くなると、消費電力の増加が大きな問題となっています。プロセッサの低消費電力を実現する手段として、動作条件（クロック周波数、電源電圧、基板バイアス）を最適化し、消費電力の無駄をなくす"ユニバーサルコントロール技術"が提案されています。しかし、この手法をマルチプロセッサに適用するためには、回路に特別な制御が必要であること、設計が複雑化すること、テスト時間が増加することなど、多くの欠点がありました。

　そこで今回、上述の課題を解消する、マルチプロセッサ向けの新回路技術「自律分散型ユニバーサルコントロール技術」を開発しました。開発した技術の特徴は以下の通りです。

(１)	マルチプロセッサの個々のプロセッサの性能を、自動計測する"オンチップ自己テスト回路"を導入しました。この回路により、テスト時間を大幅に短縮することができます。
(２)	各プロセッサに、オンチップ自己テスト回路で測定された性能データを記憶する"自己学習型ルックアップテーブル"を配備しました。これは、各プロセッサに要求される性能や処理すべきデータ量を計測し、消費電力を最小にする動作条件（クロック周波数、電源電圧、基板バイアスの組合せ）を、テーブルに記憶されたデータをもとに学習しながら決定するものです。
(３)	（１）（２）の回路技術により、プロセッサ毎に自律分散的に処理速度/電力管理を行うことが可能となるため、チップ全体の設計工数を削減することができます。

この方式を、ゲート長0.10mmのMOSトランジスタを用いた32ビットALU（Arithmetic Logic Unitの略。算術論理演算回路）に適用した結果、消費電力を約1/10に削減できることを確認しました。4プロセッサ構成のマルチプロセッサにおける見積もりでは、平均電力を1/3に削減できます。また、設計工数、チップテスト時間の試算結果は、従来の約1/10となりました。今後、プロセッサのマルチ化が進むほど、本技術の効果は高くなります。 　なお本内容は、２月９日から米国サンフランシスコで開催されている「国際固体素子回路会議(ISSCC：International Solid-State Circuits Conference)」で発表する予定です。