ページの本文へ

Hitachi

企業情報研究開発

実装体積を抑えながら大規模な組合せ最適化問題を解くCMOSアニーリング技術を開発

8方向の隣接チップ接続技術により、世界最大のマシン規模となる144kビットを実現

ニュースリリース概要

発行日、発行元

2021年2月18日

タイトル

実装体積を抑えながら大規模な組合せ最適化問題を解くCMOSアニーリング技術を開発

リリース文抜粋

[画像]9チップ接続CMOSアニーリングマシンのプロトタイプ

図1 9チップ接続CMOSアニーリングマシンのプロトタイプ(左:ボード、右:16kビットのCMOSアニーリングチップ)


株式会社日立製作所は、上下左右斜めの8方向にCMOSアニーリングチップを隣接して接続することで、実装体積を抑えながら大規模な「組合せ最適化問題」を解く計算機技術を開発しました。本技術では、1枚のボードにCMOSアニーリングチップを縦横3列の合計9枚配置することで、世界最大のマシン規模となる、144kビットを実現しました(図1)。

  • ページの先頭へ