日立製作所は、このたび、エンジニアリングワークステーションやサーバの2次キャッシュメモリ(注
１)用として、4Mビットシンクロナス高速SRAM「HM62G36128BP(128kワード×36ビット)」「HM62G18256BP
(256kワード×18ビット)」、および8Mビットシンクロナス高速SRAM「HM62G36256BP(256kワード×36ビッ
ト)」を製品化しました。4Mビット品は平成11年4月21日から、8Mビット品は同年5月からサンプル出荷を
開始します。
　本製品は、業界最高レベルの250MHzおよび200MHzの高速動作を実現したパイプライン方式(注２)のシ
ンクロナスSRAMで、入出力インタフェースとしてHSTL(注３)インタフェースを採用しています。また、
放熱性に優れたプラスチックBGA(Ball Grid Array)パッケージの採用により、高密度実装を実現できま
す。

  近年、ワークステーションやサーバーなどでは、高速化するプロセッサの動作周波数とメインメモリ
とのスピード差を補うため、プロセッサとメインメモリの間にキャッシュメモリと呼ばれる高速メモリ
を搭載し、コンピュータシステムの性能を向上しています。また、2次キャッシュメモリ用では、プロ
セッサの性能を十分に活かした高速システムを構成可能なシンクロナスSRAMの採用が主流となっていま
すが、さらなるプロセッサの高性能化に対応するため、超高速動作とともに、大容量化とワイドビット
化も求められています。

　当社は、すでにSPARC(R)(注４)プロセッサの2次キャッシュメモリ用として、125MHz動作の4Mビット
シンクロナス高速SRAM「HM67S18258BP/HM67S36130BPシリーズ」を量産しています。
  そして今回、さらなる高速化、大容量化に対応するため、250MHzおよび200MHzの高速動作を実現した
2次キャッシュメモリ用4Mビットシンクロナス高速SRAM「HM62G36128BP」「HM62G18256BP」と、8Mビット
シンクロナス高速SRAM「HM62G36256BP」を製品化しました。

  本製品は、低電圧で高速動作を実現する0.25μm CMOSプロセスを採用し、SRAMでは業界最高速レベ
ルの250MHzおよび200MHz動作を実現しており、プロセッサやコントローラからのアドレスや制御信号を、
システムクロックに同期してSRAM内部に取り込みます。また、入出力にレジスタを設けており、パイプ
ライン動作させることで、データを高速に出力できます。これにより、4.0nｓおよび5.0nsの高速サイ
クルタイムを実現しているため、プロセッサの性能を最大限に引き出した高速システムに対応できます。

  入出力インタフェースは、SPARC(R)やRISCプロセッサなど現在主流となっているプロセッサとのイ
ンタフェースを考慮し、HSTLを採用しています。

  また、低消費電力の要求に対応したパワーダウンモード機能を内蔵しています。パワーダウンモード
機能の専用ピンを設定しており、容易にパワーダウンモードに入ることが可能です。


　さらに、高周波数での書き込みを行うため、書き込みアドレスに対応したデータを１サイクル遅れて
与えるレイトライト機能をサポートしています。また、バイト単位での書き込み制御が可能なバイトラ
イトイネーブル機能を搭載しています。

　パッケージには、高密度実装が可能で放熱性に優れたプラスティックBGA119ピン(14mm×22mm)パッケ
ージを採用しており、ボールピッチも1.27mmと広いため容易に高密度実装が実現できます。また、4M/
8Mシンクロナス高速SRAMともに同一外形であり、さらにピン配置もコンパチブルのため容易に容量アッ
プが可能です。

  なお、本製品は、モジュール実装時の相互接続チェックをボードレベルで行えるように、IEEE標準テ
ストアクセスポートとバウンダリスキャンアーキテクチュア(IEEE std.1149.1-1990)をサポートしてい
ます。

  今後も当社は、16Mビットの大容量品や、300〜400MHzなどの高速動作周波数に対応した製品を投入し
ていきます。

注1)キャッシュメモリ：CPUとメインメモリ(主記憶装置)との間に置かれ、高速でデータの出し入
    れを行う記憶装置。CPUとメインメモリとのスピードの差を補うため、CPUの使用頻度の高い
    メインメモリデータの一部を複製して記憶しておき、命令実行スピードを高めることができ
    る。　
注2)パイプライン方式：動作を複数のステージに分割させ、クロック制御で各々のステージの処理
    が完了した段階で次の処理を開始させる方式。処理をオーバラップさせることができ、性能向
    上が図れる。
注３)HSTL：High Speed Transceiver Logicの略。高速動作に適した小振幅インタフェース。
注４)SPARC(R)は米国SPARC International社の登録商標です。

■応用製品例
・SPARC(TM)やRISCプロセッサ搭載のエンジニアリングワークステーションなど

■価　格
  製 品 名   サンプル価格 サイクル時間       ワード構成
                (円/個)   (動作周波数)
HM62G36128BP-4   10,000   4.0ns(250MHz)  128kワード×36ビット
HM62G36128BP-5    9,500   5.0ns(200MHz)  128kワード×36ビット
HM62G18256BP-4   10,000   4.0ns(250MHz)  256kワード×18ビット
HM62G18256BP-5    9,500   5.0ns(200MHz)  256kワード×18ビット
HM62G36256BP-4   20,000   4.0ns(250MHz)  256kワード×36ビット
HM62G36256BP-5   19,000   5.0ns(200MHz)  256kワード×36ビット



                                                             以  上