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平成９年２月１３日
SPARC(TM)プロセッサの２次キャッシュメモリ向けとして
4Mビットシンクロナス高速SRAM２品種を製品化
−入力レジスタ／出力ラッチ方式での業界最高速レベルの
クロックアクセス7.0nsを実現−
日立製作所はこのたび、SPARC(TM)(注1)プロセッサを搭載したエンジニアリング
ワークステーション(EWS)やサーバの２次キャッシュメモリ(注2)向けとして、４M
ビットシンクロナス高速SRAM「HM67S36130BP(128kワード×36ビット)」、
「HM67S18258BP(256kワード×18ビット)」の２品種を製品化し、平成9年3月からサ
ンプル出荷を開始します。
本製品は、入力レジスタ／出力ラッチ方式(注3)での業界最高速レベルのクロッ
クアクセス7.0nsを実現しています。また、放熱性に優れたプラスチックBGA(Ball
Grid Array)パッケージ(注4)を採用し、高密度実装に対応します。
近年、プロセッサの性能向上に伴い、プロセッサとメインメモリとのスピード差
を補うため、プロセッサとメインメモリの間にキャッシュメモリと呼ばれる高速メ
モリを設け、コンピュータシステムの性能を向上しています。
EWSやサーバの２次キャッシュメモリ用には、プロセッサの性能を十分に活かした
高速システムを構成できる同期式(シンクロナス)高速SRAMが主に使用されており、
高速動作と共に、大容量化およびワイドビット化も求められています。
当社ではこのような市場ニーズに対応するため、すでにSPARC(TM)プロセッサの
キャッシュメモリ用として、パイプライン動作(注5)の1Mビットシンクロナス高速
SRAM「HM67S3632シリーズ(32kワード×36ビット)」を量産中です。
そして今回、さらなる高速化、大容量化に対応するため、SPARC(TM)プロセッサ
搭載のEWSやサーバ用として、入力レジスタ／出力ラッチ方式でのクロックアクセ
ス7.0nsを実現した4Mビットシンクロナス高速SRAM２品種を製品化しました。
「HM67S36130BP」は128kワード×36ビット構成、「HM67S18258BP」は256kワー
ド×18ビット構成とワイドビットで、EWSやサーバ用にパリティビットを付けてい
ます。
本製品は、0.4ミクロンBiCMOSプロセスを採用し、設計の最適化により入力レジ
スタ／出力ラッチ方式でクロックアクセス7.0nsと業界最高速レベルを実現してい
ます。
プロセッサやコントローラからのアドレス、制御信号をシステムクロックに同期
してSRAM内部に取り込む際、従来のパイプライン動作ではデータが次サイクルで出
力されるため、システム設計において、ダミーサイクルが必要でした。しかし、本
製品では入力にレジスタ、出力にラッチを設けているため、データは同一サイクル
内で出力することができ、SPARC(TM)プロセッサの性能を最大限に引き出した高速
システム化を容易に実現できます。
また、ボンディングオプションにより128kワード×36ビット構成、および256k
ワード×18ビット構成の切り替えを可能にしており、用途に応じたバイト構成が選
択できます。
さらに、高い周波数での書き込みに対応するため、書き込みアドレスに対応した
書き込みデータを１サイクル遅れて与えるレイトライト機能をサポートしています。
この機能を実現するために、本製品ではSRAM内部にライトバッファとバイパスコン
パレータを内蔵しています。なお、バイトライトイネーブル機能を搭載しており、
バイト単位での書き込み制御が可能です。
入出力レベルは、アドレスや制御信号はSPARC(TM)プロセッサとのインタフェー
スを考慮したLVCMOSを採用、メインクロックは高速動作に最適な小振幅インタフェ
ースのPECL差動入力を採用しています。
また、低消費電力の要求に対応したパワーダウンモード機能も内蔵しています。
パワーダウンモード機能設定用ピンを設けており、この専用ピンの設定によりSRAM
はパワーダウンモードに入ります。
パッケージは、高密度実装が可能で放熱性に優れたプラスティックBGA119ピン
(14mm×22mm)パッケージを採用しており、ボールピッチも1.27mmと広いため、容
易に高密度実装が実現できます。また、BGAパッケージを採用したことで、モジュ
ール実装時の相互接続チェックをボードレベルで可能とするために限定されたIEEE
(注6)標準テストアクセスポートとバウンダリスキャンアーキテクチュア(IEEE
std.1149.1-1990)をサポートしています。
注1）SPARC(TM)は米国SPARC International社の商標です。
注2）キャッシュメモリ：CPUとメインメモリ(主記憶装置)との間に置かれ、高速で
データの出し入れができる記憶装置。CPUとメインメモリとのスピードの差を
補うため、CPUの使用頻度の高いメインメモリデータの一部を複製して記憶し
ておき、命令実行スピードを高めることができる。
注3）入力レジスタ／出力ラッチ方式：入出力方式の一種。クロックの立ち上がり
エッジで読み出しおよび書き込みの状態を定義し、クロックの立ち下がりエ
ッジ(クロックがLowの期間)からデータがスルーになる方式。
注4）BGA (Ball Grid Array)パッケージ：QFP,PGAなどのパッケージで通常使用
されているリード端子の替わりに、格子状に配置したはんだボールを用いた面
実装型パッケージ。同じピン数のQFPのリードピッチに比べピッチが広く実装
が容易。
注5）パイプライン動作：動作を複数のステージに分割させ、クロック制御で各々の
ステージの処理が完了した段階で次の処理を開始させる。処理をオーバラップ
させることができるが、データは次サイクルに出力される。
注6）IEEE：Institute of Electrical and Electronics Engineers, Inc.
米国電子電気技術者協会。
＜応用製品例＞
SPARC(TM)プロセッサ搭載のエンジニアリングワークステーションやサーバなど
＜価 格＞
製 品 名 サンプル価格(円) ビット構成 パッケージ
HM67S36130BP-7 26,000 128kワード×36ビット プラスティック
BGA119ビン
HM67S18258BP-7 26,000 256kワード×18ビット プラスティック
BGA119ピン
以 上