日立製作所 中央研究所は、このたび、システムLSIの動作速度を今後１０年以上に渡り継続
的に向上できる新しい論理回路「しきい値キャンセル型論理」を考案しました。従来のCMOS
（相補型金属酸化物半導体）論理回路を用いたシステムLSIは、数年後に性能向上が鈍ることが
懸念されています。新論理回路はこれを解決し、ネットワーク社会の実現に必要な各種情報処
理装置の飛躍的な性能向上に道を拓くものです。
インターネットを中心とするネットワーク情報革命により、ビジネスや人々の生活が大きく
変わろうとしています。この大変革を支えるのが、情報機器や家電等の心臓部に用いられるシ
ステムLSIです。従来では考えられなかった複雑かつ大規模な情報処理が、システムLSIの性能
向上により可能となり、今後もネットワーク情報革命を牽引していく役割を担っていきます。
しかし、今後、システムLSIの性能は、その心臓部であるCMOS論理回路の性能向上が鈍化する
ために、これまでほどには向上しなくなることが専門家の間で懸念され始めています。CMOSの
動作速度は、回路を構成するトランジスタのサイズを小さくすることで向上させますが、同時
に動作電圧を下げる必要が生じます。今後、動作電圧が1Vに近づくと、トランジスタの電流が
減少するため、CMOSの動作速度の向上が鈍ることになります。
そこで、今回、この問題を解決する新しい論理回路として、「しきい値キャンセル型論理
（TCL: Threshold Canceling Logic）」を考案し、試作評価により動作を確認しました。この
「しきい値キャンセル型論理」は、入出力信号の振幅を電源電圧よりも小さい幅に制御するこ
とで、論理回路が駆動する電荷量を従来のCMOSより小さく抑えるというものです。これにより
将来、CMOSの動作電圧が１V以下になり、電流が減少しても高速動作が可能になります。
本論理を採用することで、今後１０年以上に渡る継続的なCMOS性能向上が可能となり、この
間に一桁以上の動作周波数向上が期待できます。「しきい値キャンセル型論理」はシステムLSI
全般に適用可能な技術であり、例えば高性能のネットワーク社会の実現に必要な各種コンピュ
ータ、情報機器、家電に用いられるシステムLSIに広く適用可能な技術です。
なお、本技術はサンフランシスコで開催される「ISSCC（国際固体素子回路会議）」で発表
されます。
以 上
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