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企業情報研究開発

2013年5月13日

発表者からのレポート

2013年4月17日から19日の3日間にわたり、IEEE Symposium on Low-Power and High-Speed Chips (COOL Chips ⅩⅥ) が日本の横浜で開催されました。COOL Chipsは毎年日本で開催され、主に低消費電力や高性能チップに特化した国際学会で、最近ではFPGA (Field Programmable Gate Array) に関する発表も増えています。


図1 ラピッドプロトタイピング技術
による仕様策定段階での性能見積り

拡大図


図2 提案する画像処理ハードウェア
フレームワーク

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図3 構築した画像処理ハードウェア
開発環境

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日立製作所横浜研究所からは、「Image Processing Hardware Design Framework and FPGA Implementation by Hierarchical Models」と題した発表を行いました。

近年、半導体プロセスの微細化やナノテクノロジーの進歩により、多様な試料の微細領域形状観察が可能な走査電子顕微鏡(Scanning Electron Microscope:SEM)が広く使用されています。これらSEMにおける画像処理回路では、高い画像演算性能と多様な処理機能が要求されています。一方、画像処理回路の開発においては、設計期間短縮の要求がますます高まっており、仕様策定段階で回路性能を高精度に見積もることが重要と考えられます(図1)

横浜研究所は、モデル階層化による画像処理ハードウェアのフレームワークを提案しました(図2)。提案したフレームワークは高位設計手法の一つであるモデルベースデザインを適用し、モデル階層化により各工程で画像検証を行いながら統一環境でモデル作成が行えることを特徴としています。このフレームワークにより、1)非実機環境での画像検証、2)画像処理回路の性能検証、3)画像処理回路のリソース算出が可能となります。これら階層化された各工程で画像検証を行うための開発環境を構築しました(図3)

今回、SEM向け画像処理の一つである画像復元処理[1]をターゲットにハードウェア試行を行いました。SEMにおける試料観察においては、視野探索を目的に電子ビーム座標を高速に移動する高速スキャンを使用することで観察時間が短縮でき操作性が向上します。このとき、検出器の特性や検出信号の増幅によって高速スキャン時の取得画像が劣化する場合があり、画像復元処理は、この高速スキャン時の画質を改善するものです。

提案したフレームワークに基づいて画像復元処理の機能モデル、ハードウェアウェアリファレンスモデル、ターゲットデバイスモデルを作成し、開発環境により各工程で画像検証を行いながらハードウェア化を行いました。Xilinx®製Virtex®4シリーズ(XC4VSX55)のFPGAで実装試行を行った結果、ハードウェアウェアリファレンスモデルにおける回路規模は、9395スライス(回路実装率38%)であり、ターゲットデバイスモデルにおける回路規模は681スライス(回路実装率2%)と、モデル階層化により回路規模を大幅に削減でき、本手法の有効性を確認しました。

(平野 克典    記)

関連する論文

  • [1] Oho,Eisaku;Kogakuin University,"Image restoration for TV-scan moving images acquired through a semiconductor backscattered electron detector",SCANNING:The Journal of Scanning Microscopies (2009)
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