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  株式会社日立製作所(本社：東京都千代田区、執行役社長: 庄山悦彦、以下日立)と株式会社ルネサス テクノロジ(本社：東京都千代田区、会長&CEO: 長澤紘一、以下ルネサス テクノロジ)は、このたび、携帯電話などの移動体通信端末用高周波信号処理LSIへの内蔵を実現する、高精度なデジタル校正回路技術を共同で開発しました。
  高周波信号処理LSIのPLL回路*1で使用する校正回路として、従来外付けしていた高精度ループフィルタ*2を本技術により業界で初めて性能の劣化無く内蔵できるため、高周波信号処理LSIの小型化、高性能化を実現します。

  携帯電話等の移動体通信端末に使用する高周波信号処理LSIでは、小型化実現のため、外付け部品の削減が大きな課題となっています。日立とルネサス テクノロジはこれまでも共同で、欧州、北米、アジア等で使用されているGSM(Global System for Mobile Communications)携帯端末向け高周波信号処理LSIの低雑音増幅器、妨害波除去フィルタ、発振器などの高周波回路の高集積化を実現してきました。そして、さらなる小型化のため、入力信号と、回路に内蔵された発振器からの信号を比較して周波数や位相のずれを検知し、その誤差を発振器へフィードバックして、出力信号を生成するPLL回路に校正回路であるループフィルタ回路を内蔵することが望まれています。しかしループフィルタ回路は、抵抗値や容量値などの素子数が大きいことに加え、LSIに集積化した場合、素子ばらつきの影響でアナログ精度が低減し校正精度の劣化を招くこと、回路規模が大きくなること、校正時間が遅くなることなどから、外付け部品が使われていました。
  このため、校正精度を劣化させることなく、ループフィルタ回路をPLL回路に内蔵する技術が求められていました。

  このような背景から、今回、日立とルネサス テクノロジでは、PLL回路へのループフィルタ回路内蔵を高精度のまま実現する、まったく新しい校正回路技術を開発しました。
  本技術の詳細は、以下の通りです。

(1) 分周回路の分周数切り替えによる、発振器アナログ特性の検出と校正

PLL回路を構成する分周回路の分周数を切り替えて、比較のために発振器に与える周波数を段階的に変えます。この段階的な変化に対する発振器の応答(ステップ応答)をカウンタによって検出し、アナログ特性の変動を検出、校正します。ステップ応答の検出は、カウンタで発振器の振動数を数え、これを周期的に積分することで、特性の変化を検出します。

(2) デジタル校正回路の実現

本校正回路では、(1)のステップ応答検出に必要なカウンタ、積分器を全てデジタル回路で構成することが可能であり、PLL回路への高集積化が可能となります。

PLL回路のアナログ特性は、誤差フィードバック量、発振器の制御感度、ループフィルタの特性などで決まりますが、従来の校正方法では、これらの特性を個別に校正していました。

  今回新たに開発した校正回路では、これらのすべての性能バラツキを、従来の性能を上回る2％の校正精度で、一括校正することが可能です。
  このことから、本技術は、高周波信号処理LSIの小型、高性能化を実現する基本技術といえます。

  なお本技術は、2月6日から米国サンフランシスコで開催された国際固体素子回路会議「2005 IEEE International Solid-State Circuit Conference (ISSCC 2005)」にて発表されました。

*1	PLL(Phase Locked Loop)回路：位相同期ループ回路。 入力信号と、回路に内蔵された発振器からの信号を比較して周波数や位相のずれを検知し、その誤差を発振器へフィードバックして、出力信号を生成する回路。高い校正精度が要求される。
*2	ループフィルタ回路：発振器を制御するPLL回路の周波数特性を決める回路。

お問い合わせ先

株式会社 日立製作所　中央研究所　企画室　[担当：内田、木下]
〒185-8601　東京都国分寺市東恋ヶ窪一丁目280番地
電話　042-327-7777 (ダイヤルイン)

株式会社 ルネサス テクノロジ 経営企画統括部 広報・宣伝部 [担当：依田]
〒100-6334 東京都千代田区丸の内二丁目4番1号(丸ビル)
電話 03-6250-5554 (ダイヤルイン)

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